sphinxcontrib-verilog-diagrams 0.1.0

必需的

• yosys

默认情况下，verilog-diagram使用 PyPI 中提供的yowasp-yosys包。可以通过运行pip install -r requirements.txt来安装它。但是，您也可以使用安装在系统上的 Yosys，或者使用 Sphinx conf.py文件中的verilog_diagram_yosys变量指向特定的 Yosys 二进制文件：

要使用系统中可用的 Yosys，请使用以下设置：

verilog_diagram_yosys = "system"

如果要指向特定的 Yosys 二进制文件，请提供程序的路径：

verilog_diagram_yosys = "<path-to-Yosys>"

可选的

• 网表vg

选项

:type: - HDL 图表类型；

• yosys-blackbox - Yosys 呈现的网表。

• yosys-aig -在直接在 Yosys 中生成图像之前，通过aigmap运行 Verilog 文件

• netlistsvg - 使用netlistsvg渲染输出

:module: - 要绘制的模块。

:flatten: - 在生成图像之前使用 Yosys flatten命令。

例子

这是一个 4 位进位链的示意图。

例子

下面是literalinclude和no-license指令之间的比较。

.. literalinclude:: verilog/dff.v
   :language: verilog
   :caption: verilog/dff.v

/*
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 * Licensed under the Apache License, Version 2.0 (the "License");
 * you may not use this file except in compliance with the License.
 * You may obtain a copy of the License at
 *
 *     https://www.apache.org/licenses/LICENSE-2.0
 *
 * Unless required by applicable law or agreed to in writing, software
 * distributed under the License is distributed on an "AS IS" BASIS,
 * WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
 * See the License for the specific language governing permissions and
 * limitations under the License.
 *
 * SPDX-License-Identifier: Apache-2.0
 */

// Single flip-flip test.
module top(input clk, input di, output do);
  always @( posedge clk )
    do <= di;
endmodule // top

.. no-license:: verilog/dff.v
   :language: verilog
   :caption: verilog/dff.v

// Single flip-flip test.
module top(input clk, input di, output do);
  always @( posedge clk )
    do <= di;
endmodule // top